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전자공학회 논문지 (Journal of The Institute of Electronics and Information Engineers)

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한글제목(Korean Title) 네트워크-온-칩 라우터의 단일 사이클 내 타이밍 오류 복구 기법
영문제목(English Title) Timing Error Recovery Technique in a Single Cycle for Network-on-Chip Router
저자(Author) 강민구   강주연   이조은   한태희   Min Gu Kang   Ju Yeon Kang   Jo Eun Lee   Tae Hee Han  
원문수록처(Citation) VOL 57 NO. 05 PP. 0281 ~ 0288 (2020. 05)
한글내용
(Korean Abstract)
네트워크-온-칩(network–on-chip, NoC) 기반 매니코어 (manycore) 컴퓨팅 아키텍처에서 공정의 미세화에 따른 전압 변이 및 누화 잡음 증가로 타이밍 오류 발생 가능성이 급격히 증가하고 있다. 기존의 더블 샘플링 기반 파이프라인 타이밍 오류 복구 기법들은 버퍼의 데이터를 참조하여 작동하는 네트워크-온-칩 라우터의 특성이 고려되지 않아 정정 회로의 과도한 전력소모 및 면적 오버헤드를 발생시킨다. 본 논문에서는 파이프라인 구조의 NoC라우터에서 일시적 및 영구적 결함으로 인한 타이밍 오류를 라우터 내 버퍼 데이터를 참조하여 단일 사이클 내 정정하는 NoC 특화 타이밍 오류 정정 라우터에 대해 제안한다. 입력 버퍼의 데이터가 할당 단계까지 유지되는 NoC 라우터의 특징을 활용하고 오류 감지 회로를 라우팅 동작 요소와 병렬적으로 배치하여 단일 사이클 내 타이밍 오류 정정 기능을 달성하였으며, 또한 면적 오버헤드 감소도 이루어졌다. 더블 샘플링을 적용한 타이밍 오류 정정 라우터 대비, 제안한 방식은 면적에서 1.5 %의 오버헤드 감소와 평균 33.4 %의 지연시간 완화를 보여주었다.
영문내용
(English Abstract)
In network-on-chip (NoC) -based manycore computing architectures, the probability of timing errors is rapidly increasing due to voltage variations and crosstalk noise caused by device down-scaling. Conventional double sampling-based timing error recovery techniques did not consider characteristics of network-on-chip routers that operate by referring to the data in the buffer, resulting in excessive power and area overhead of the recovery circuit. In this paper, we propose an NoC router which is capable of correcting timing error due to temporary and permanent defects in pipelined NoC routers in a single cycle by referring to buffer data. Based on a key observation that an NoC router maintains the data of the input buffer until the allocation stage, an error detection circuit is deployed in parallel with the routing operation elements to achieve the timing error recovery within a single cycle as well as reduced area overhead. Compared with the conventional timing error correction router using double sampling, the proposed design reduces the area and latency by 1.5 % and 33.4 % on average, respectively.
키워드(Keyword) Network-on-chip   Manycore architecture   Timing error   Error recovery   Pipeline architectur  
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